Señales de control de E/S serie
El buffer de Bus de Datos no se puede usar simultáneamente para recibir bytes de datos ensamblados del registro de recepción serie y para transmitir bytes de datos para desensamblar en el registro de transmisión. La lógica de control y las señales de control que se describen a continuación determinan qué operaciones están ocurriendo en cada momento. El dispositivo de interfaz de E/S serie ignora las señales de reloj si la lógica de control interna no se ha programado para reconocerla, también el contenido del buffer de recepción de datos se perderá si el buffer datos no está lista para recibir un byte ensamblado.
La lógica de transmisión necesita dos señales de control, para indicar que el buffer de transmisión serie está vacío y la otra para indicar que el buffer de transmisión de datos está listo para recibir otro byte de datos. Estas dos señales se llaman TE (Transmit Empty) y TRDY (Transmit Ready).
Las dos señales tienen las siguientes características: cuando los datos serie se están transmitiendo en modo asíncrono, TE tendrá nivel bajo mientras la salida TxD está transmitiendo el dato del buffer de transmisión serie; sin embargo, TRDY será bajo para indicar que el buffer de transmisión de datos se encuentra listo para recibir otro byte de datos, aun cuando un dato se está actualmente enviando.
La lógica de recepción usa únicamente la señal RRDY (Receiver Ready). Esta señal dice a la CPU que se ha cargado un byte de datos en el buffer de datos y que puede leerse.
Fuente: Apuntes de Arquitectura de computadoras de la FCA de la UNAM
