Control de recepción asíncrona

Los datos serie se reciben en la terminal ܀ܠ۲. Los bits de los datos son muestreados por las señales de reloj ܀ܠ۱, las cuales en forma semejante a TxC usualmente se derivan del reloj del sistema de microcomputadora. Las transiciones bajo-alto del reloj ܀ܠ۱ leen los bits de los datos en el buffer RB.

La lógica de recepción utiliza la señal de control RxRDY. Esta salida toma el nivel alto en el momento en que el buffer RB envía el dato recién recibido al buffer RA, este nivel indica a la 8085A que tiene un dato disponible para ella. Si la 8085A no lee el contenido de RA antes de RB ensamble el siguiente dato para la RA, existirá un error de atención. El dato de RB se pierde y este hecho se reporta en el Registro de Estado bit D4.

La figura siguiente ilustra el diagrama de tiempos en la recepción asíncrona de datos serie. La secuencia de los eventos se describe a continuación. Partimos del hecho de que inicialmente se encuentra una señal de marca en la entrada RxD.

1. Se ensambla un dato en RB.

Tan pronto como el dato se ensambla y se transfiere a RA.

2. Cuando RA recibe el dato, la señal RxRDY pasa a nivel alto.

3. Después de transferir el dato a RA, RB puede comenzar a ensamblar el siguiente dato, si lo hubiera. La CPU debe ejecutar una instrucción para leer el dato en RA después de censar que el valor de la bandera RxRDY es 1.

4. Cuando la CPU lee el dato en RA, la señal RxRDY pasa a nivel bajo.

5. Después de que RB ensambla el dato nuevo, lo transfiere a RA enviando de nuevo a nivel alto la señal RxRDY.

Fuente: Apuntes de Arquitectura de computadoras de la FCA de la UNAM