Modo asíncrono (recepción)
La línea RxD está normalmente en alto. Un borde de bajada sobre esta línea, dispara el comienzo de un bit de arranque. La validez de este bit de arranque se verifica nuevamente muestreándolo (strobing) en su centro nominal. Si un nivel bajo se detecta nuevamente, es un bit de arranque válido y el contador de bits empezará a contar.
El contador de bits localiza el centro de los bits de datos, del bit de paridad (si existe) y de los bits de parada. Si ocurre un error en la paridad, la bandera de error de paridad se pone a uno. Los bits de datos y paridad se muestrean en el pin RxD con el borde de subida de RxC. Si se detecta un nivel bajo como el bit de parada, la bandera de error de marca se pondrá a uno.
El bit de parada señala el final de un carácter. Este carácter se carga enseguida en el buffer de E/S paralelo del C.I. 8251. La terminal RxRDY pasa a alto para señalar a la CPU que un carácter está listo para ser atrapado. Si un carácter previo no ha sido atrapado por la CPU, el carácter presente lo reemplaza en el buffer de E/S y la bandera de OVERRUM se levanta (el carácter previo se pierde). Todas las banderas de error se pueden limpiar con una Instrucción de Comando. La ocurrencia de cualquiera de estos errores no detiene la operación del C.I. 8251.
La figura siguiente muestra el formato de la palabra de Instrucción de Modo Asíncrono. Los bits D0 y D1 permiten seleccionar el modo asíncrono o el modo síncrono. Si el valor de estos dos bits es diferente de 00, además de indicar que se está eligiendo modo asíncrono se está indicando el factor de razón ۱de baud ۱con el que se tiene que dividir la frecuencia de las entradas de reloj y.
Por ejemplo, si la frecuencia de las entradas de reloj ۱ y ۱ es 38,400 y se escoge un factor de razón de baud de x64 (bits D0-D1=11), la frecuencia transmisión y recepción será de 600 bits por segundo.
Los bits D2-D3 seleccionan la longitud del dato. El USART del C.I. 8251 puede trabajar con datos de 5, 6, y 8 bits.
El bit D4 permite habilitar o deshabilitar el verificador de paridad. Si se ha seleccionado habilitar el verificador de paridad, con el bit D5 se debe ordenar el tipo de paridad.
Los bits D6-D7 seleccionan el número de bits de parada.
La figura siguiente ilustra el formato de los bits durante la transición y recepción asíncrona de los datos. Si la longitud de los datos durante la recepción se escoge de 5, 6 ó 7 bits, los bits que no se usan se ponen en cero. De esta forma se elimina un posible error en el dato durante la lectura en el acumulador.
Ejemplo Formar la palabra de control de instrucción de modo con las siguientes características: dos bits de parada, paridad deshabilitada,
ocho bits de datos y un factor de x64.
Solución
Control = 11000 111 = CFH
